Jan-Ralf Meier

Programmierung von Mikrocontrollern im Bediengerät und implantierbarer Infusionspumpe. Dokumentation Pflege der User Manuals Wareneingangsprüfung elektronischer Baugruppen Erstellung von Testprotokollen

Entwicklung, Implementierung und Dokumentation Verschiedener Bussysteme und weiterer VHDL-Komponenten nach Hauseigener Spezifikation

Möglichkeitsanalyse für die Portierung eines m68k-Prozessors und dessen Peripherie von einer Leiterkarte ins FPGA mit einem VHDL-Soft-Core-Prozessor zwecks Nutzung von bewährtem Assembler-Code, Erstellung der Glue-Logic für Peripherie-Schnittstellen, Modifikation des Assembler-Codes für Simulationszwecke

Thema der Masterthesis: "Erarbeitung und Bewertung eines Workflows zur Verifikation von FPGA-Designs mit VHDL am Beispiel einer FIR-Filterkette für Sonarempfänger unter Verwendung von MATLAB/Simulink"

Implementierung einer Applikation mit dem Xilinx SDK für die SPI- Ansteuerung eines Flash-Speichers in der Anwendung eines FPGA-Designs mit Multiboot-Funktion und einer Test-Anwendung für extern gefertigte Platinen

VHDL: Entwurt, Programmierung, Verifikation Aufbau einer FPGA-PC-Kommunikation: -FPGA(VHDL): UDP/IP in VHDL -FPGA(VHDL): Parametrisierung der Datenrate (Paketgröße, Paketabstand, Paketanzahl) -FPGA(IPCore): Ethernet - TEMAC wrapper -PC-Client(C): Parametrisierung d. FPGA -PC-Server(C): Verifikation Pflege (Fehlersuche) von FPGA-Design (VHDL, IP-Core) Reengineering: - Konvertierung eines grafischen FPGA-Designs (Altera-Quartus) nach VHDL

Masterthesis: VHDL-Verifikation mit Matlab: HDL Verifier FPGA-Design, Digitale Signalverarbeitung, Kommunikationstechnik (LTE-Grundlagen, Kanalkodierung, Übertragungstechnik), Regelungstechnik

FPGA-Design (Bachelorthesis), Grundlagen der Elektrotechnik und Digitaltechnik, Programmierung in C und MATLAB