Bradley M. Weber
Fähigkeiten und Kenntnisse
Werdegang
Berufserfahrung von Bradley M. Weber
- Current 24 years and 10 months, since Aug 2001
Senior Analog / Mixed-Signal Design Engineer
Qimonda AG
• Currently developing GDDR3 / GDDR5 High-speed Graphics Memories (5 separate designs) which are currently the fastest DRAMs on the market. • 9+ Years of broad experience in both Analog and Digital CMOS circuit design within full-custom and semi-custom design environments • Adept, pro-active and extremely versatile design engineer who has experience with RTL and transistor level design, layout, extraction and simulation debug • Recently designed High-speed Data and Clock paths and Analog power system
- 4 months, Sep 1999 - Dec 1999
Analog Design Engineer
PMC Sierra
- 5 months, Jan 1999 - May 1999
DRAM Design Engineer
Infineon Technologies / Siemens Semiconductors
- 6 months, Apr 1998 - Sep 1998
Digital Design Engineer
Tundra Semiconductors
Ausbildung von Bradley M. Weber
- 5 years and 10 months, Sep 1995 - Jun 2001
Electrical Engineering
University Of Waterloo
- Analog Circuit Design - 7 completed Internships (4 months each in duration) - MEMs Research Assistant 2001
Sprachen
English
C2 (Verhandlungssicher / Muttersprachlich)
German
B1-B2 (Gute Kenntnisse)
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