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Dr. Caaliph Andriamisaina

Angestellt, Research Engineer in embedded computing, CEA
Massy, Frankreich

Fähigkeiten und Kenntnisse

VHDL
Front-end RTL design
RTL synthesis (ASIC)
FPGA implementation
High level synthesis
Logic synthesis
Electronic system-level design
Reconfigurable Computing
C
SystemC
C-shell
Multicores architecture
Co-emulation

Werdegang

Berufserfahrung von Caaliph Andriamisaina

  • Bis heute 15 Jahre und 2 Monate, seit Apr. 2010

    Research Engineer in embedded computing

    CEA

    Front-end RTL design/verification (digital hardware specification, VHDL coding, functional verification, DFT, STA), FPGA prototyping

  • 1 Jahr und 11 Monate, Apr. 2008 - Feb. 2010

    Research Engineer

    Lab-STICC UBS

    IP design for System-On-Chip platform, High-level synthesis tool development, FPGA prototyping

Ausbildung von Caaliph Andriamisaina

  • 3 Jahre und 11 Monate, Jan. 2005 - Nov. 2008

    Computer Science and Electronic Engineering

    Université de Bretagne Sud

    High Level Synthesis, SoC Design, IP design, Configurable/Multi-modes/Multi-configurations architectures design, FPGA prototyping

  • 1 Jahr, Okt. 2003 - Sep. 2004

    Electronics and Telecommunication

    Université de Bretagne Occidentale

Sprachen

  • Französisch

    Muttersprache

  • Englisch

    Gut

  • Deutsch

    Grundlagen

  • Malagasy

    -

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