Henri Cécé BALAMOU

Développement de fonctions avioniques sur un OS, dans le contexte d'une architecture distribuée

Clocks and Reset Generator Package Development in SV/UVM. SV : System Verilog, UVM : Universal Verification Methodology, Ainsi l’objectif de ce stage est de développer ce package existant en e/eRM vers le SV/UVM. o Etude du SystemVerilog(SV) et de Universal Verification Methodology(UVM) o Proposition d’une architecture et développement du package selon SV/UVM, Test et Validation du package. Mots Clés : Verilog, VHDL, SystemVerilog, UVM, Perl, MODELSIM, QUESTASIM, environnement UNIX.