Seiya Nakagawa

Angestellt, Development Engineer, ETAS

Stuttgart, Germany

Fähigkeiten und Kenntnisse

FPGA code development in VHDL and AHD

FPGA simulation with ModelSim and automation with

PCB signal integrity analysis with Hyperlynx

Timing specification and analysis with SDC and Tim

Debug port development for various JTAG-based inte

and other serial interfaces (Infineon OCDS

Freescale Nexus JTAG

NEC NBD

Renesas HUDI and AUD)

Customer support and negotiation

Current

ETAS

2 years and 11 months, Sep 2002 - Jul 2005

The University of Victoria

5 years, Apr 1997 - Mar 2002

Gifu National College of Technology (From Grade 10 to Sophomore)

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