Valentin Hermann

Consultant als Physical Design Engineer im Bereich Kerf Design Infineon Technologies AG, Neubiberg • Evaluierung von Test Komponenten oder von für den Vergleich von Silizium Messungen. • Layout von Test Chip Schaltungen für neue Komponenten und PDK-Bibliotheken. • Generation und Modifikation von Prozess Kontrolle & Monitoring (PCM) und RCM Modulen, DRC, LVS, Antenna und Connectivity Checks • Arbeit mit Fern Arbeitsplatz: Koordination und Zusammenarbeit mit internationalen Teams

01/ 2017 – 02/ 2017 Physical Design Engineer für Analog Layout Aufgabenschwerpunkte: • Analog Layout Blöcke in CMOS Technologie ähnlich C11 und SPT9 • Matching Strukturen für Stromspiegel, (Paarigkeitsverhalten von De-vices) mit Platzierung und Verdrahtung • Verifikation DRC/LVS mit Calibre Tools (teilweise Antenna check)

Layout Erstellung und Entwicklung unter Anwendung von Process De-sign Kit Elementen mit Überprüfung von Anwendbarkeit und Funktionalität von enthaltenen Komponenten, Einsatz von neu entwickelten Verifikationstools und runsets unter Be-achtung von Funktionalität und Plausibilität, Verwendung von Tools zur automatisierten PDK Qualitätskontrolle

Layout Ergänzung und Erweiterung von ESD Bibliotheken, von Technologieentwicklung bis zur Anpassung und Modifikation einzelner ESD Komponenten unter Anwendung von neuesten Deep Sub Mikron Verifikationstools

Physical Design Engineering in neuen Technologieplattformen in analogem Layout Unterstützung bei Tape Outs, Wafer Bestellungen mit Anleitungen zur Montage von Bauteilen inklusive Erstellung zugehöriger Dokumente

Ausbildung zum Demenz Helfer / Deutsche Alzheimer Gesellschaft Weitere Mitarbeit bei „Hospizkreis Ottobrunn e.V.“

Layout von Hochvolt Treiber Schaltungen für Microcontroller

Berufliche Neuorientierung und ehrenamtliche Mitarbeit bei „Hospizkreis Ottobrunn e.V.“ und dem „Ottobrunner Tisch“ der Caritas

Kurs "Integrierte Managementsysteme" Inhalte: Umwelt-, Qualitäts- und Projektmananagementsysteme mit Zertifizierungen

Senior CAD Entwicklungsingenieur, Layout Entwicklung von Standardzellenbibliotheken für Place and Route, Einsatz, Optimierung und Evaluierung von Halbleiter CAD Tools, Erprobung von Design Regeln in angewendeten und neuen Technologien

Layoutentwicklung von Standardzellenbibliotheken, Wartung, Pflege und Erweiterungen, Einführung in Place and Route Flow, Mitarbeit bei embedded DRAM (Integration von Logik und Speichereinheit in einem Chip), Eingangsprüfungen von Speichergeneratoren, Standardzellenbibliotheken externer Zulieferer, ESD Festigkeitsprüfung von Produkten in Kooperation mit Fraunhofer Gesellschaft,

Mechanische und Thermische Verfahrenstechnik, Umwelttechnik