Evelyn Neuscheler

Analog und digital Layout in CMOS Technologien bis 45nm. Prüfung (layout versus schematic) von synthetisierten Layout Blöcke mit integrierten full-custom Blöcken. Revision von Standard Zellen nach Technologie Transfer.

Erweiterung des Layout Teams (von 3 auf 15 HCs) Verbesserung von Layout Methodik, Produktivität und Qualität. Aus- u. Weiterbildung der Mitarbeiter, insbesondere in der Nand Flash Technologie. Layout Leitung eines 16 Gbit MLC Nand Flash Produktchips, mit Lithografie -, Technologie - und Design-Testchip. Auftragsanalyse und Planung der Arbeitspakete, Ablauf- /Terminplanung, Projektsteuerung und Dokumentation. Planung, Aufbau und Verdrahtung des Chip. Nachbearbeitung, Qualitätsprüfung und Datenfreigabe

Layout Leitung verschiedener DRAM Speicherprodukte in CMOS Technologien bis 70nm. Auftragsanalyse und Planung der Layout Arbeitspakete, Ablauf- und Terminplanung, Projektsteuerung, Qualitäts- und Dokumentationsmanagement. Layoutstudien, Architekturplanung, Aufbau und Verdrahtung der Chips. Ausführung von Nachbearbeitungsprozessen, Prüfung der Daten und Daten Freigabe. Mitarbeit in der CAD Layout Arbeitsgruppe zur Verbesserung von Arbeitsumgebung, Automatisierung, Qualität und Prüfverfahren im Layout.

IC Layout-Ingenieur für embeeded DRAM kundenspezifische Speichermodule. Analoge, digitale und mixed-signal Layout Erstellung in CMOS Technologien bis 170nm und bis zu sieben Metall Lagen. Aufbau der Speichermodule aus Untermodulen und Verdrahtung. ( z.T. automatische Verdrahtung). Aufbau der Design Netzliste aus Teilnetzlisten, als LVS Basis. Einführung und Anwendung von Metall-Füll Skripten und Dichte Prüfung. Prüfung der Layout Daten und Datenfreigabe. Erstellen einer Checkliste zur Datenfreigabe.

Zoophysiologie / Neurophysiologie, Entwicklungsgenetik