Jens Polney

Entwicklungsingenieur für GDDR5 DRAM's. Entwicklung und Verifikation von digitalen Schaltungen (Schematic entry und Verilog RTL code). Fullchip Verifikation mit Verilog und Finesim.

- Enwicklungsingenieur für GDDR5/GDDR5M und DDR4 DRAM's

-Chiplevel Architekt des ersten 46nm Chip (2Gbit DDR3) mit Buried Wordline Technologie (Definieren der Architektur, Floorplanning, Koordinierung von Design und Layout, STA mit Synopsys- Primetime SI) -Enabling des Semicustom Flows mit Synopsys ICC (erstmalige Nutzung eines Semicustom Flows in der DRAM Welt) -Design eines hoch-performanten Datenpfades ausschließlich aus Standardzellen zum Enablen der STA -Evaluierung und Test von neuen Design Methodiken (Semicustom vs. Fullcustom) und Simulatoren

- Entwurf digitaler Fullcustom und Semicustom Schaltungen mit Cadence DFWII und Virtuoso (datapath, chip-control, row/column path) für DRAM’s mit DDR1, DDR2 und Rambus Schnittstellen - Fullchip und Blocklevel Schaltungsverifikation mit Hilfe von verschiedenen Simulatoren wie SPICE, Nanosim, Verilog, Primetime SI - Designanalyse und Debugging (Fehleranalyse, Yieldoptimierung) - Definition, Implementierung und Verifikation von DfT Schaltungen - RTL coding (Verilog) für Logiksynthese

- Entwurf verschiedener Mixed Signal Schaltungen (sense amps, receiver) - Verifikation und Optimierung von Mixed Signal Schaltungen mit SPICE/Nanosim

Meßsysteme