Jens Polney

Angestellt, Senior Engineer, Circuit Design, Micron Technology
München, Germany

Fähigkeiten und Kenntnisse

Flexibilität
Eigeninitiative
Kreativität
Teamfähigkeit
Elektronik
Entwicklung
Halbleiter
Semiconductor
Research
Development
Verilog
TCL
PERL
C++
Cadence
Virtuoso
NCSIM
NANOSIM
SPICE
Synopsys Primetime SI
Mentor Graphics (Design Architect)
Finesim
Totem

Werdegang

Berufserfahrung von Jens Polney

  • Current 12 years and 3 months, since Mar 2014

    Senior Engineer, Circuit Design

    Micron Technology

    Entwicklungsingenieur für GDDR5 DRAM's. Entwicklung und Verifikation von digitalen Schaltungen (Schematic entry und Verilog RTL code). Fullchip Verifikation mit Verilog und Finesim.

  • 4 years and 8 months, Jul 2009 - Feb 2014

    Senior Engineer, Circuit Design

    Elpida Memory (Europe) GmbH

    - Enwicklungsingenieur für GDDR5/GDDR5M und DDR4 DRAM's

  • 3 years, Jun 2006 - May 2009

    Entwicklungsingenieur (Staff Engineer)

    Qimonda AG

    -Chiplevel Architekt des ersten 46nm Chip (2Gbit DDR3) mit Buried Wordline Technologie (Definieren der Architektur, Floorplanning, Koordinierung von Design und Layout, STA mit Synopsys- Primetime SI) -Enabling des Semicustom Flows mit Synopsys ICC (erstmalige Nutzung eines Semicustom Flows in der DRAM Welt) -Design eines hoch-performanten Datenpfades ausschließlich aus Standardzellen zum Enablen der STA -Evaluierung und Test von neuen Design Methodiken (Semicustom vs. Fullcustom) und Simulatoren

  • 7 years, Jun 1999 - May 2006

    Entwicklungsingenieur (Senior Engineer)

    Infineon AG

    - Entwurf digitaler Fullcustom und Semicustom Schaltungen mit Cadence DFWII und Virtuoso (datapath, chip-control, row/column path) für DRAM’s mit DDR1, DDR2 und Rambus Schnittstellen - Fullchip und Blocklevel Schaltungsverifikation mit Hilfe von verschiedenen Simulatoren wie SPICE, Nanosim, Verilog, Primetime SI - Designanalyse und Debugging (Fehleranalyse, Yieldoptimierung) - Definition, Implementierung und Verifikation von DfT Schaltungen - RTL coding (Verilog) für Logiksynthese

  • 1 year and 3 months, Mar 1998 - May 1999

    Entwicklungsingenieur

    Siemens AG

    - Entwurf verschiedener Mixed Signal Schaltungen (sense amps, receiver) - Verifikation und Optimierung von Mixed Signal Schaltungen mit SPICE/Nanosim

Ausbildung von Jens Polney

  • 5 years and 4 months, Sep 1992 - Dec 1997

    Elektrotechnik

    Universität Magdeburg

    Meßsysteme

Sprachen

  • German

  • English

    B1-B2 (Gute Kenntnisse)

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