Mohamed Wassim Chebili

Aufbau einer vollautomatischen Toolchain zur Übersetzung von Verilog-Netlists in eine benutzerdefinierte ISA Autor eines wissenschaftlichen Papers zur Toolchain-Architektur und Optimierung Entwicklung eines Python-basierten Compilers zur Übersetzung logischer Blöcke in ISA-Instruktionen Optimierung der Resultate hinsichtlich Performanz, und ISA-Effizienz Nutzung von Yosys zur Analyse und Extraktion von LUTs aus synthetisierten Designs Automatisierung des gesamten Prozesses über Makefiles

Technische Analyse und Integration von TETRA-Kommunikationslösungen Erstellung eines Anforderungskatalogs für ein neues Handheld-Gerät Durchführung von Audio- und Funktionstests im Laborumfeld Unterstützung bei Online-Schulungen inkl. Aufbau von Trainingstools Enge Zusammenarbeit mit Systemtechnik und Entwicklung

Abschlussarbeit: Design and Implementation of a Processor Core Architecture for Accelerated Logic Simulation (Note 1,0): Entwurf und Implementierung eines spezialisierten Prozessorkerns zur beschleunigten Logiksimulation, einschließlich einer eigenen Prozessorarchitektur und deren Umsetzung in VHDL. Verifikation durch Simulation sowie Evaluierung von Fläche und Performance im ASIC-Designflow.