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Mahesh Krishnappa

Angestellt, Component design engineer, Intel Gmbh
Braunschweig, Deutschland

Fähigkeiten und Kenntnisse

I have 6 years of industrial experience in RTL des
Logic Design using Verilog and VHDL (Familiar with
Logic Design verification with NCsim and Modelsim.
Logic Design verification using Open Vera
System C
System Verilog
OVM.
Development of validation software using C/C++ lan
TCL
Perl scripting.
Board and interface bring up.
System validation. Digital TV Video domain knowled

Werdegang

Berufserfahrung von Mahesh Krishnappa

  • Bis heute 13 Jahre und 9 Monate, seit Sep. 2011

    Component design engineer

    Intel Gmbh

  • 1 Jahr und 10 Monate, Dez. 2007 - Sep. 2009

    Senior Design Engineer

    NXP semiconductor

  • 2 Jahre und 7 Monate, Juni 2005 - Dez. 2007

    Design Engineer

    Conexant Systems

Ausbildung von Mahesh Krishnappa

  • 2 Jahre, Okt. 2009 - Sep. 2011

    Information Technology

    Universitat of Stuttgart

  • 3 Jahre und 10 Monate, Sep. 2001 - Juni 2005

    Electronics and communications

    P.E.S college of engineering

Sprachen

  • Englisch

    Fließend

  • Deutsch

    Grundlagen

  • Hindi

    -

  • Kannada

    -

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