Dirk Baumann

Professional experience for Dirk Baumann

• Current , since Jan 2021

  Analog Layouter

  Dxxxx

  high voltage switch capacitor layout process: TSMC 22nm layout environment: cadence 6.1.8 virtuoso XL verification: IC Validator

• 11 months, Feb 2020 - Dec 2020

  Highspeed Analog Layout

  Mxxx

  26GHz Mux layout process: globalfoundries 22nm - FD-SOI layout environment: cadence 12.3 virtuoso XL verification: calibre

• 2 years and 6 months, Jul 2017 - Dec 2019

  Analog/Mixed Signal Layouter

  Dxxx

  77GHz Radar Sensor process: 28 nm layout environment: cadence 6.1.1 virtuoso XL verification: calibre

• 9 months, Nov 2016 - Jul 2017

  senior layout engineer

  Tx

  process: TI 130nm layout environment: cadence 6.1 virtuoso GXL verification: assura layout & verification of ASM blocks

• 5 months, Jun 2016 - Oct 2016

  Senior Layout Engineer (Project Lead)

  Oxxx

  hearing aid ic process: tsmc 65nm layout environment: synopsys custom-compiler, maxwell verification: synopsys icvalidator layout & verification of IO cells for an digital dsp

• 9 months, Sep 2015 - May 2016

  Senior Layout Engeneer

  Bxxx

  process: TI 130nm layout environment: cadence 6.1 virtuoso GXL verification: calibre, assura layout & verification of ASM blocks

• 5 months, May 2015 - Sep 2015

  Package Verification Engineer

  Ixxx

  create testcases for package drc evaluation convertig data for different packages( KA, dxf, xas, gds) update packages with new chips layout of bonddiagram

• 4 months, Feb 2015 - May 2015

  Senior Layout Engineer ( Project Lead)

  Axxx

  ams 350nm process, layout for RF-ID chip, RX, wakeup, bandgap, oo-amps .... RFID layout Layout Environment: Cadence 6.1 Verification: Calibre

• 7 months, Aug 2014 - Feb 2015

  Senior Layout Engineer ( Project Lead)

  Bxxx

  ST BCD9S prozess high voltage ( - 50V) analog layout Layout Environment: Cadence 6.1.6 Verification: Calibre

• 3 months, Jun 2014 - Aug 2014

  Analog Layout Engineer

  Nxxx

  CMOS14 SOI prozess high voltage ( 50V) analog layout Layout Environment: Cadence 6.1.x Verifikation: Cadence PVS 12.x

• 1 year and 10 months, Sep 2012 - Jun 2014

  Analog Layout Contractor

  INxxx

  layout of an DPLL in 2 project 65nm, 28nm Layout Environment: Cadence 6.1.x Verifikation: Calibre

• 5 months, Apr 2012 - Aug 2012

  RF CMOS Layouter - Freier Mitarbeiter

  Nxxx

  toplevel, module & blocklevel analoge mixed signal layout & verification

• 8 months, Sep 2011 - Apr 2012

  encounter layout contractor

  Gxxx

  Flip Chip Cadence Encounter Layout ( Placement, Routing, Power Grid etc.) TCL Progammierung Verifikation mit DRC/ LVS/ ERC analog layout von IP

• 4 months, May 2011 - Aug 2011

  Physical Design ( analog Full Custom) Layouter

  Rxxx

  mixed signal ADC ASIC in BiCMOS Technologie - Floorplanning - Power & Powerrouting - man. Device Placement nach analogen Constrains( matching, Symmetrie, Hf, etc.) - man. Routing von impedanzkontrollierten HF-Pfaden( diff. Pair, Stripline) - Verifikation von Layout-Zellen, Blöcken und Top-Level mit Cadence Diva, Assura( DRC, LVS, Antennacheck, Density Check. etc. ) - Postprocessing( Metal-Fill, Active-Fill, Slit-Generation, etc. ) - Tapeout Prozedur

• 3 months, Feb 2011 - Apr 2011

  Analoge - RF Layouter

  INxxx

• 2 months, Dec 2010 - Jan 2011

  AMS - IC Layouter

  Ixxx

• 4 months, Sep 2010 - Dec 2010

  Analog - Layouter

  Rxxx

  - eigenverantwortliches erstellen von "Mixed-Signal-ASIC"-Layouts in verschiedenen Halbleitertechnologien. - durchführung des gesamten Layout-Post-Processing sowie die Tape-Out-Prozedur. - Unterstützung der ASIC-Designer bei Layoutnahen Schaltungsproblemen - Verifizierung mitels DRC, LVS und "Parasitic-Extraktion" - Pflege und Optimierung des ASIC-Layout-Design-Flows

• 7 months, Jan 2010 - Jul 2010

  Layout Engineer SRAM Integration

  Gxxx

  Layout von Testmakros, el. Teststrukturen für Technologieentwicklung und zur Charakterisierung von 28nm SRAM Bitzellen - Verifikation der Makros durch z.B. DRC, LVS, ERC, Antenna-Check

• 9 months, Apr 2009 - Dec 2009

  Angestellter

  beE Qimonda (ausgeführt von PTG gGmbH, Augsburg)

  Übertritt in Transfergesellschaft, gegründet infolge der Insolvenz der Qimonda AG.

• 4 years and 4 months, Dec 2004 - Mar 2009

  IC Layout Physical Design Engineer (Systemexperte)

  Qimonda

  Physical Designer für die Erstellung von Fullcustom-Layoutschaltungen in Bereich DRAM-Entwicklung, speziell Array-/Core Bereiche sowie verantwortlich für die Layoutkoordination verschiedener Projekte. Tätigkeiten: -Koordination aller Layoutaufgaben, Ressourcenplanung, Dokumentation -Floorplanerstellung, Poweranalyse -Umsetzung hochkomplexer Funktionsblöcke in ein flächenoptimiertes Layout -TapeOut-Verifikation, DRC, LVS -Litho-Simulation mit Calibre Solid -Erstellung von Testmasken, mit Cadence-SKILL