Evam Gilotra

- Abgeschlossenes RTL Design und Verifikation der Feature Extraction für einen Entscheidungsbaum-Klassifikator ASIC (22nm) mit Cadence Toolchain. - Implementierung von Testbenches für die Verifikation unter Verwendung von Sytem Verilog und Integration des Moduls zur Feature Extraction in den Klassifikatorentwurf.

- Abschluss des Entwurfs und der Verifizierung des RTL-Entwurfs zur Ermöglichung von PCIe über optische Übertragung für disaggregierte Rechenzentrumsinfrastrukturen. - Umfassender Einsatz von Verilog und VHDL zur Durchführung von Funktionssimulationen, Debugging, Synthese, Timing Closure und Verifikation in einer Laborumgebung. - Arbeit an regelmäßigen Veröffentlichungen und Tests sowie Pflege des Quellcodes mit Git.

• Entwurf und Implementierung eines Hardware-Beschleunigers für die Matrixmultiplikation (unter Verwendung von VHDL und Vivado HLS) zur Beschleunigung von Algorithmen des maschinellen Lernens auf der Basis von Convolution Neural Network. • Das Design wurde auf Xilinx Zynq Ultrascale+ prototypisiert und in ein bestehendes Framework integriert, um 140x schnellere Ergebnisse im Vergleich zum A53 Arm Prozessor zu erzielen.