
Dr. Markus Bühler
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Fähigkeiten und Kenntnisse
Werdegang
Berufserfahrung von Markus Bühler
- Bis heute 2 Jahre und 6 Monate, seit 2023
Entwicklungs Ingenieur Quantum Error Correction
IBM Research & Development GmbH
Implementierung von Quantum Error Correction Algorithmen in VHDL/FPGAs.
- Bis heute 4 Jahre und 11 Monate, seit Aug. 2020
Development Engineer Quantum Computer
IBM Deutschland R&D GmbH
Entwicklung Control Electronics für den IBM Quantencomputer - FPGA Entwicklung in VHDL, basierend auf Xilinx Virtuoso und Cadence Xcelium - Weiterentwicklung und Anpassung eines IBM POWER Prozessor Cores inkl. Befehlssatzerweiterung - Entwicklung von Netzwerkkomponenten - Test und Inbetriebnahme auf der Hardware - Design für zukünftige Hardware Generationen - Unterstützung beim Betrieb eines Quantencomputers.
- 9 Monate, Jan. 2020 - Sep. 2020
Hardwareentwickler für einen KI-Chip
IBM Deutschland R&D GmbH
ASIC Implementierung einer konfigurierbaren LSTM: - Design - VHDL Entwicklung, Verifikation und Test mit Cadence ncsim
- 5 Jahre und 3 Monate, Juli 2015 - Sep. 2020
Teamleiter Power Accleration and Design Center
IBM Deutschland Research & Development GmbH
Ich leite das IBM Power Accleraltion and Design Center in Böblingen. Aufgabe des Teams ist es HPC (High Performance Computing) Codes auf IBM POWER8 Prozessoren und NVIDIA GPUs zu portieren und zu optimieren mit dem Ziel eine deutliche Beschleunigung ggü. einer konventionellen Implementierung zu erreichen. Neben den rein technischen Aspekten gehören die Zusammenarbeit mit dem Vertrieb, Marketing, diversen Forschungszentren Partnern und Kunden in Europa zu meinen Aufgaben.
- 2 Jahre, Jan. 2018 - Dez. 2019
Entwicklung einer Web-basierte KI-Anwendung
IBM Deutschland R&D GmbH
Das Ziel ist es, eine KI-Anwendung zur PDF-Analyse in Microservices zu zerlegen und mithilfe von Technologien wie Docker, Kubernetes und Helmcharts eine Web-basierte, hochskalierbare Anwendung zu entwickeln.
- 4 Jahre, Jan. 2014 - Dez. 2017
HPC Software-Entwickler
IBM Deutschland Research & Development GmbH
Performance Optimierung von HPC (High Performance Computing) Codes für IBM POWER Prozessoren und NVIDIA GPUs
- 4 Jahre, Jan. 2010 - Dez. 2013
Technical Lead Testchip Design
IBM Research&Development
Leading a world wide design team developing a 22nm test chip. SRam design engineer.
- 4 Jahre, Jan. 2010 - Dez. 2013
Teamleiter Test Chip Design
IBM Deutschland Research & Development GmbH
Leading a world wide design team developing a 22nm test chip. SRam design engineer.
- 5 Jahre und 4 Monate, Sep. 2008 - Dez. 2013
SRam Design Engineer
IBM Research&Development
Development of high speed SRams for processors.
- 2003 - 2008
Methodology Lead IBM ASIC Router
IBM Research&Development
- Development of a chip routing tool for the IBM 90nm and 65nm ASIC technologies. - Lead of an international development team (Böblingen, Bangalore/India, Fishkill/USA, Burlington/USA) Tight collaboration with research partners: design for yield and manufacturing Supervising internships
- 1999 - 2003
Physical Design Engineer
IBM Research&Development
Physical integration and layout generation for IBM Server Chips
- 1995 - 1999
Research assistant
University of Stuttgart
Research assistant at Institute of Integrated Systems Design, Prof. Baitinger Research area: Low Power Design / Power Estimation
- 1994 - 1995
Development engineer
ITT Automotive
Development engineer embedded software for ABS controllers
Sprachen
Deutsch
Muttersprache
Englisch
Fließend
Französisch
Gut
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