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Aleksei Khailov

Angestellt, Design verification engineer, OhT

Edinburgh, Vereinigtes Königreich

Fähigkeiten und Kenntnisse

SystemVerilog

UVM

Verification and validation

SVA

Functional Coverage

VIP

System on Chip (SOC)

ASIC

Verilog

Engineering

VHDL

FPGA

Werdegang

Berufserfahrung von Aleksei Khailov

Bis heute 19 Jahre und 1 Monat, seit Juni 2006

Design verification engineer

Sprachen

Englisch
Gut

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