Matthias Steidl
Angestellt, Principal Engineer Chip Architecture, Ciena
Braunschweig, Deutschland
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Fähigkeiten und Kenntnisse
Werdegang
Berufserfahrung von Matthias Steidl
- Bis heute 9 Monate, seit Aug. 2025
Principal Engineer Chip Architecture
Ciena
- 5 Jahre und 9 Monate, Nov. 2019 - Juli 2025
Principal Engineer Chip Architecture
Coherent Corp.
- 5 Jahre und 2 Monate, Aug. 2014 - Sep. 2019
Technical Marketing Engineer
Fujitsu / Socionext Europe GmbH
- 7 Jahre und 1 Monat, Juli 2007 - Juli 2014
Component Design Engineer
Intel
- 3 Jahre und 9 Monate, Okt. 2003 - Juni 2007
Design Engineer
Freescale
- 1 Jahr und 8 Monate, Jan. 2002 - Aug. 2003
Intern Chip Design
AMD
Ausbildung von Matthias Steidl
- 4 Jahre, Okt. 1999 - Sep. 2003
Elektrotechnik
Dresden University of Technology
Microelectronics
- 2 Jahre, Okt. 1997 - Sep. 1999
Elektrotechnik
Darmstadt University of Technology
Grundstudium
Sprachen
Deutsch
C2 (Verhandlungssicher / Muttersprachlich)
Englisch
C1 (Fließend)
Französisch
A1-A2 (Grundkenntnisse)
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